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ADP1047/ADP1048
FREQUENCY SYNCHRONIZATION SET REGISTER
Table 92. Register 0xFE1E—Frequenc y Synchronization Set
Data Sheet
Bits
[7:2]
[1:0]
Bit Name
RSVD
Frequency division
R/W
R/W
R/W
Description
Reserved.
Sets the frequency division between the switching frequency and the external SYNC clock
(f SW /f SYNC_EXT ).
Bit 1
0
0
1
1
Bit 0
0
1
0
1
Frequency Division
1
1/2
1/3
1/4
VOLTAGE LOOP FILTER GAIN REGISTER
Table 93. Register 0xFE20—Voltage Loop Filter Gain
Bits
[7:0]
Bit Name
Voltage loop filter
R/W
R/W
Description
Determines the digital filter gain of the PFC voltage loop.
gain
VOLTAGE LOOP FILTER ZERO REGISTER
Table 94. Register 0xFE21—Voltage Loop Filter Zero
Bits
[7:0]
Bit Name
Voltage loop filter
R/W
R/W
Description
Determines the position of the digital filter zero of the PFC voltage loop.
zero
FAST VOLTAGE LOOP FILTER GAIN REGISTER
Table 95. Register 0xFE22—Fast Voltage Loop Filter Gain
Bits
[7:0]
Bit Name
Fast voltage loop
R/W
R/W
Description
Determines the digital filter gain of the PFC fast voltage loop.
filter gain
FAST VOLTAGE LOOP FILTER ZERO REGISTER
Table 96. Register 0xFE23—Fast Voltage Loop Filter Zero
Bits
[7:0]
Bit Name
Fast voltage loop
R/W
R/W
Description
Determines the position of the digital filter zero of the PFC fast voltage loop.
filter zero
FAST VOLTAGE LOOP ENABLE REGISTER
Table 97. Register 0xFE24—Fast Voltage Loop Enable
Bits
7
Bit Name
Enable fast loop
for line transient
R/W
R/W
Description
Enables fast loop mode immediately after the overshoot becomes larger than the regulation band
plus 3%.
1 = enable fast loop mode.
0 = disable fast loop mode.
[6:5]
Regulation band
limit
R/W
Sets the threshold of the regulation band limit for switching from the normal filter to the fast loop
filter.
Bit 6
Bit 5
Threshold
0
0
±1.5625%
0
1
±3.125%
1
0
±6.25%
1
1
±12.5%
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